DRC 设计规则检查

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概念解析

定义与起源

术语定义：设计规则检查(Design Rule Checking, DRC)是物理设计signoff的必过关卡——检查版图是否违反晶圆厂的设计规则。设计规则是晶圆厂(Fab)为每个工艺节点制定的一套几何约束——最小线宽、最小间距、最小面积、金属密度范围、通孔包围——违反任何一条都可能导致芯片制造失败。

DRC由专门的工具(如IC Validator、Calibre)执行——它们逐条检查GDSII版图中的每一个多边形是否符合设计规则手册(通常有10000+条规则)。DRC不是"跑一次就过"——它是在物理设计过程中反复运行的——placement后、CTS后、布线后、ECO后——每次都跑DRC——确保版图始终clean。

核心要义

第一，设计规则=物理定律+工艺限制。 最小线宽由光刻分辨率决定。最小间距由蚀刻和CMP决定。金属密度规则由CMP均匀性要求决定。天线规则由等离子体充电损伤决定。每一条规则背后都有一个物理失效机制。

第二，DRC的clean signoff是tape-out前提。 任何一条DRC违规——哪怕只是1nm²的metal spacing不足——都可能导致短路或开路。Fab不会接受有DRC violation的GDSII。DRC clean是底线。

第三，先进工艺的DRC从几何规则走向模型驱动。 28nm以上：几何规则(Dx=最小宽度)。7nm以下：模型驱动——光刻仿真告诉你这个pattern能不能被可靠制造。DRC从"测量距离"变成"仿真可制造性"。

实践应用

* DRC不是一次性的：每轮ECO后都要跑DRC——加一个buffer可能引入新的DRC violation。 * Waive需要审批：不是所有DRC violation都需要修——有些在非关键区域、不影响良率的可以waive——但需要signoff审批。 * DRC和DFM互补：DRC是底线(违反一定fail)。DFM是优化(违反不一定fail但良率降低)。

实战案例

- 某芯片的金属密度DRC灾难：布线后大面积区域违反金属密度规则(CMP均匀性要求)。手工加dummy fill后violation清零——但加了3%面积和5%耦合电容——时序回退20ps。 - 天线规则漏检的后果：某芯片DRC pass但硅片上栅氧化层大面积击穿。根因：天线规则在DRC里被错误地disabled了。重新enable后——发现200+条天线违规——修完后良率从70%提升到98%。 - 先进工艺DRC的规则爆炸：28nm DRC约2000条规则。7nm约8000条。3nm约20000条。DRC运行时间从分钟级变成了小时级。

常见误区

误区一：DRC pass=版图完美。 DRC只检查几何规则。不检查：时序、功耗、IR Drop、EM、ESD、latch-up。DRC是必要但不充分的signoff条件。

误区二：DRC violation都致命。 有些violation在非关键区域(如dummy fill区域)可以waive。但waive必须基于风险评估——不能随意waive。

误区三：DRC是signoff最后一关。 DRC应该在每个设计阶段就跑——placement后跑一次发现早期问题——修复成本远低于signoff前修。